J'ai le plaisir de vous inviter à la soutenance de ma thèse, intitulée:
"Contrôleur de cache générique pour une architecture manycores
massivement parallèle à mémoire partagée cohérente".
------------------
Date et lieu
------------------
La soutenance se déroulera le mardi 28 juin à 14h00,
sur le campus de Jussieu dans l'amphi Astier du bâtiment Esclangon.
Vous êtes aussi tous cordialement invités au pot qui suivra.
------------------------
Membre de jury
------------------------
M. André SEZNEC, Directeur de recherche, IRISA (Rapporteur)
M. Olivier TEMAM, Directeur de recherche, INRIA Saclay (Rapporteur)
M. Frédéric PETROT, Professeur, TIMA (Examinateur)
M. Marc SHAPIRO, Directeur de recherche, LIP6 (Examinateur)
M. Huy-Nam NGUYEN, Responsable du Département IP/SDD/MVS, Bull (Examinateur)
M. Alain GREINER, Professeur, LIP6 (Directeur de thèse)
------------------
Résumé
------------------
Afin d'exécuter un système d'exploitation généraliste dans une
architecture manycores à mémoire partagée cohérente et scalable, la
mémoire virtuelle et le protocole de cohérence de cache sont
impératifs. La première technique est fondamentale pour assurer
l'isolation et la protection dans les ordinateurs modernes, lors de
l'exécution en parallèle d'un grand nombre de programmes. La seconde
technique est la question clé pour exécuter en parallèle des
applications de coopération(multi-thread) sur un système à mémoire
partagée.
Des études montrent que la plupart des protocoles de cohérence de
cache existant utilisent des solutions matérielles, tandis que presque
tous les protocoles de cohérence de TLB s'appuient sur des méthodes
logicielles assurant la cohérence de TLB par l'envoi d'interruptions à
tous les processeurs qui ont cette copie d'entrée de TLB. Toutefois,
lorsqu'un nombre important de tâches s'exécutent en parallèle dans une
architecture à grande échelle, un grand nombre d'interruptions peuvent
considérablement réduire les performances. Ainsi, les protocoles de
cohérence de TLB classiques, en logiciels, ne sont plus une solution
adaptée pour un système à grande échelle.
Dans cette thèse, nous proposons une approche matérielle destinée à
garantir à la fois la cohérence de TLB et la cohérence de cache pour
une architecture à grande échelle, avec un surcoût en matériel
introduit très faible. Nous avons développé deux structures
matérielles basées sur cette approche. Elles fournissent une
alternative soit pour un surcoût en cohérence faible, soit pour une
complexité matérielle faible. Les résultats expérimentaux démontrent
que notre approche de cohérence assurée par matériel combinée est à la
fois extensible en coût du matériel et en performance.
Voici le plan d'accès :
http://www.upmc.fr/fr/universite/campus_et_sites/a_paris_et_en_idf/jussieu.html
===============================================================
Hello,
It is my pleasure to invite you to attend my PhD thesis defense titled:
"Generic cache controller for a massively parallel manycore
architecture with coherent shared memory".
-----------------------
Date and place
-----------------------
The defense will take place Tuesday, June 28th at 14pm,
in the Amphi Astier, Building Esclangon, Jussieu.
The defense will be followed by a buffet, all of you are welcome!
------------------
Abstract
------------------
In order to support commodity O.S. in the scalable many-core shared
memory architecture, virtual memory and cache coherence protocol are
imperative. The former is the basic technique to provide the isolation
and the protection in the modern computers, when running in parallel a
large number of programs. The latter is the key issue to run parallel
cooperative(multi-thread) applications on a shared memory system.
Studies show that most of existent cache coherence protocols use
hardware solutions, while almost all the TLB consistency protocols
rely on software methods which ensures the TLB coherence by sending
interrupts to all processors that have this TLB entry copy. However
when massive tasks execute in parallel in tera scale architecture, a
mass of interrupts can dramatically reduce the performance. So the
classical software TLB consistency protocols are not a scalable
solution for tera scale system.
In this thesis, we propose a combined hardware approach to guarantee
both TLB and cache coherence for tera scale architecture while only
introducing very light hardware cost. We developed two hardware
structures based on this approach. They provide alternatives for low
coherence overhead or low hardware complexity respectively. The
experimental results demonstrate that our combined hardware coherence
approach is scalable in both hardware cost and performance.
Following the map of access:
http://www.upmc.fr/en/university/campus2/in_paris_and_the_paris_region/jussieu_campus.html
Bien cordialement,
Yang GAO
Aucun commentaire:
Enregistrer un commentaire