Soutenance de thèse d'Emmanuel Viaud, le mardi 27 janvier à 14h00

Bonjour,

J'ai l'honneur de vous inviter à la soutenance de ma thèse intitulée :
"Modélisation SystemC d'architectures multi-processeurs intégrées sur puce
au niveau transactionnel avec représentation du temps", ainsi qu'au pot
qui suivra.

Date et Lieu :
La soutenance aura lieu le mardi 27 janvier à 14h00 dans l'amphithéâtre
Chouard situé au pied de la tour 53 sur le campus de Jussieu.
Plan d'accès:
http://www.upmc.fr/fr/universite/campus/a_paris_et_en_idf/campus_jussieu2.html

Composition du Jury :
Frédéric Pétrot, professeur à l'INP Grenoble, rapporteur
Olivier Sentieys, professeur à l'ENSSAT/IRISA Lannion, rapporteur
Laurent Maillet-Contoz, ST Microelectronics Grenoble, examinateur
Pierre Sens, professeur à l'UPMC, examinateur
Alain Greiner, professeur à l'UPMC, directeur de thèse
François Pêcheux, maître de conférences à l'UPMC, co-directeur de thèse

Résumé :
Cette thèse présente les principes théoriques et l'implémentation pratique
d'une méthode originale de modélisation transactionnelle avec temps
(Transaction Level Modeling with Time, TLM-T) de plates-formes numériques
multi-processeurs complexes à mémoire partagée. S'appuyant sur le niveau
d'abstraction TLM (standard de l'Open SystemC Initiative), cette méthode
rend possible l'exploration architecturale et facilite le développement du
logiciel embarqué, tout en considérant les phénomènes de contention
dynamique ignorés par TLM qui impactent grandement les performances
temporelles. La méthode présentée permet d'obtenir un gain d'un ordre de
grandeur par rapport à la simulation précise au cycle tout en gardant une
grande précision.

La partie théorique montre que la méthode s'appuie sur un algorithme
traditionnellement utilisé dans le cadre de la simulation parallèle à
événements discrets (PDES) qui garantit l'absence d'interblocages. Chaque
composant actif (initiateur) dispose de sa propre horloge locale et
s'exécute indépendamment des autres. Il n'y a donc plus de temps de
simulation global ni d'échéancier centralisé. La synchronisation effective
est assurée par les messages échangés entre composants, datés avec le
temps du composant émetteur et s'effectue à travers le réseau
d'interconnexion qui effectue le routage des paquets.

La partie pratique décrit l'implémentation de cette méthode avec la
bibliothèque SystemC. Plusieurs plates-formes ont été testées : de la plus
simple permettant de valider le principe global à la plus complexe
incluant trente processeurs et autant de cibles. Pour chacune, de
nombreuses mesures de performance ont été réalisées. L'impact de la
modélisation utilisée pour représenter le tampon d'écritures postées du
cache a notamment fait l'objet d'un soin attentif.

Cordialement,
Emmanuel Viaud

Soutenance de thèse sur les interblocages dans les NoC le vendredi 30 janvier à 14h

Bonjour,

J'ai le plaisir de vous inviter à la soutenance de ma thèse intitulée :
"Détection des interblocages dans les réseaux sur puce", ainsi qu'au pot
qui suivra.

Date et Lieu :
La soutenance aura lieu le vendredi 30 janvier à 14h00 dans
l'amphithéâtre Herpin situé dans le bâtiment Esclangon sur le campus de
Jussieu.
Plan d'accès:
http://www.upmc.fr/fr/universite/campus/a_paris_et_en_idf/campus_jussieu2.html

Composition du Jury :
Dominique Borrione, professeur à l'Université Joseph Fourier à Grenoble,
Rapporteur
Patrice Quinton, professeur à l'ENS Cachan antenne de Rennes, Rapporteur
Fabien Clermidy, CEA Leti à Grenoble, Examinateur
Paul Feautrier, professeur à l'ENS Lyon, Examinateur
Alain Greiner, professeur à l'UPMC, Examinateur
Emmanuelle Encrenaz, maître de conférences à l'UPMC, Directrice de thèse

Résumé :
La complexité grandissante des systèmes sur puce nécessite de disposer
d'un moyen de communication efficace entre les éléments composant le
système.
Les réseaux sur puces offrent une large bande passante et supportent
naturellement ce passage à l'échelle.
Ils sont apparus comme une réponse à ces problèmes et sont devenus un
élément essentiel des systèmes sur puce.
Cependant, un des inconvénients des réseaux sur puce est leur
sensibilité aux interblocages: plusieurs messages circulant dans un
micro-réseau peuvent se bloquer les uns les autres.
Différents travaux ont porté sur des méthodes de conception de fonctions
de routage sans interblocage, mais aucun n'a permis d'obtenir une
méthode de détection d'interblocages efficace.

Il existe par ailleurs des dépendances entre messages, externes au
réseau, également susceptibles de produire des interblocages.
Les solutions proposées pour résoudre ce type d'interblocage impliquent
soit la duplication du réseau, soit l'ajout de matériels nécessaires à
la détection et à la résolution des interblocages.

Dans cette thèse, nous proposons une méthode innovante permettant de
déterminer en temps polynomial si un réseau d'interconnexion est sans
interblocage.
Une nouvelle solution est proposée pour éviter les interblocages dus aux
dépendances externes au réseau.
Contrairement à la méthode de duplication du réseau, elle permet un
meilleur partage des ressources sans augmenter la complexité du réseau.

Ces résultats ont été implémentés dans l'outil ODI et expérimentés sur
des réseaux de grande taille possédant des fonctions de routage complex
es.

Cordialement,
Sami Taktak

Soutenance de thèse de Fei YIN (LIP6=?iso-8859-1?Q?= 2C_Mardi_20_Janvier_17h00=2C_Salle_550?=)

Bonjour,

It is my pleasure to invite you to attend my oral defense of dissertation
entitled "Performance evaluation and optimization in IEEE 802.16
networks", and the successive party.

Date and Place:
The oral defense will be presented at 17:00 on Tuesday 20th January 2009,
in Room 550 (5th floor) of Laboratoire d'Informatique de Paris 6 (LIP6),
104 avenue du Président Kennedy, 75016 Paris
Access Map: http://www.lip6.fr/fr/informations/comment.php

Members of Jury:
M. Guy PUJOLLE, Professor of Université Pierre et Marie Curie (Advisor)
Mrs. Monique BECKER, Professor of TELECOM SudParis (Reviewer)
M. André-Luc BEYLOT, Professor of ENSEEIHT (Reviewer)
M. Serge FDIDA, Professor of Université Pierre et Marie Curie (Examinator)
M. Ye-Qiong SONG, Professor of INPL (Examinator)
M. Pierre EISENMANN, Chief Operating Officer of N2NSOFT (Examinator)

Abstract:
IEEE 802.16 is a suite of emerging standards that bring the wireless and
broadband access together to fulfil the demand of broadband service
anytime and anywhere. IEEE 802.16 standards suit defines a
reservation-based bandwidth allocation mechanism. In the mechanism, two
main polling modes, the unicast polling mode and the contention-based
polling mode, are defined. The different adoption schemes of the polling
modes result in different configuration of PHY frame structure and then
deeply affect the performance. There should be an optimum scheme to adopt
these two polling modes to optimize the performance. The IEEE 802.16
standards do not specify exactly such a scheme. We investigate the polling
modes in IEEE 802.16 networks, and propose a simple but efficient polling
mechanism to adopt these two polling modes efficiently and fairly and then
optimize the performance.

In IEEE 802.16 networks, the contention-based polling mode is used by the
contention-based and delay-tolerant applications such as nrtPS and BE to
competitively request uplink bandwidth. The amount of bandwidth allocated
for contention-based request will significantly influence the performance.
We analyse and develop a simple mathematical model to evaluate the
performance in IEEE 802.16 networks. An optimal contention-request period
in the frame is presented. This optimal size is also influenced by the
number of terminals in the network, which is also analyzed in the latter.
The simulation results verify that our proposed optimal polling scheme can
allocate bandwidth more efficient and achieve better performance.

Best regards,
Fei YIN