Soutenance de thèse d'Emmanuel Viaud, le mardi 27 janvier à 14h00

Bonjour,

J'ai l'honneur de vous inviter à la soutenance de ma thèse intitulée :
"Modélisation SystemC d'architectures multi-processeurs intégrées sur puce
au niveau transactionnel avec représentation du temps", ainsi qu'au pot
qui suivra.

Date et Lieu :
La soutenance aura lieu le mardi 27 janvier à 14h00 dans l'amphithéâtre
Chouard situé au pied de la tour 53 sur le campus de Jussieu.
Plan d'accès:
http://www.upmc.fr/fr/universite/campus/a_paris_et_en_idf/campus_jussieu2.html

Composition du Jury :
Frédéric Pétrot, professeur à l'INP Grenoble, rapporteur
Olivier Sentieys, professeur à l'ENSSAT/IRISA Lannion, rapporteur
Laurent Maillet-Contoz, ST Microelectronics Grenoble, examinateur
Pierre Sens, professeur à l'UPMC, examinateur
Alain Greiner, professeur à l'UPMC, directeur de thèse
François Pêcheux, maître de conférences à l'UPMC, co-directeur de thèse

Résumé :
Cette thèse présente les principes théoriques et l'implémentation pratique
d'une méthode originale de modélisation transactionnelle avec temps
(Transaction Level Modeling with Time, TLM-T) de plates-formes numériques
multi-processeurs complexes à mémoire partagée. S'appuyant sur le niveau
d'abstraction TLM (standard de l'Open SystemC Initiative), cette méthode
rend possible l'exploration architecturale et facilite le développement du
logiciel embarqué, tout en considérant les phénomènes de contention
dynamique ignorés par TLM qui impactent grandement les performances
temporelles. La méthode présentée permet d'obtenir un gain d'un ordre de
grandeur par rapport à la simulation précise au cycle tout en gardant une
grande précision.

La partie théorique montre que la méthode s'appuie sur un algorithme
traditionnellement utilisé dans le cadre de la simulation parallèle à
événements discrets (PDES) qui garantit l'absence d'interblocages. Chaque
composant actif (initiateur) dispose de sa propre horloge locale et
s'exécute indépendamment des autres. Il n'y a donc plus de temps de
simulation global ni d'échéancier centralisé. La synchronisation effective
est assurée par les messages échangés entre composants, datés avec le
temps du composant émetteur et s'effectue à travers le réseau
d'interconnexion qui effectue le routage des paquets.

La partie pratique décrit l'implémentation de cette méthode avec la
bibliothèque SystemC. Plusieurs plates-formes ont été testées : de la plus
simple permettant de valider le principe global à la plus complexe
incluant trente processeurs et autant de cibles. Pour chacune, de
nombreuses mesures de performance ont été réalisées. L'impact de la
modélisation utilisée pour représenter le tampon d'écritures postées du
cache a notamment fait l'objet d'un soin attentif.

Cordialement,
Emmanuel Viaud