Invitation à la soutenance de thèse de Stéphanie YOUSSEF

Bonjour à tous,

Vous êtes tous invités à la soutenance de thèse de Mademoiselle Stéphanie Youssef,

Aujourd'hui, Le lundi 3 décembre 2012
à 11 heures
salle 105, Couloir 25-26
Université Pierre et Marie Curie (UPMC)
4 Place Jussieu
75005 Paris

http://www.upmc.fr/en/university/campus2/in_paris_and_the_paris_region/jussieu_campus.html

Venez nombreux !

Ramy et Marie-Minerve

-------- Original Message --------

Subject:	Invitation à la soutenance de thèse de Stéphanie YOUSSEF
Date:	Tue, 27 Nov 2012 13:21:34 +0100
From:	Stephanie YOUSSEF <Stephanie.Youssef@lip6.fr>
To:	tout-lip6@lip6.fr, m1-sesi@soc.lip6.fr, m2-sesi@soc.lip6.fr

Bonjour,

J'ai le grand plaisir de vous inviter à ma soutenance de thèse, intitulée
"Designer-assisted Reusable and Optimized Analog Layout Generation
for Nanaometric CMOS Era".


Le lundi 3 décembre 2012
à 11 heures
salle 105, Couloir 25-26
Université Pierre et Marie Curie (UPMC)
4 Place Jussieu
75005 Paris
http://www.upmc.fr/en/university/campus2/in_paris_and_the_paris_region/jussieu_campus.html 


Devant le jury composé de :
Pr Francisco FERNANDEZ, Université de Séville, Espagne, Rapporteur
Pr Etienne SICARD, Université de Toulouse, France, Rapporteur
Mme Noëlle LEWIS, Université de Bordeaux, France, Examinateur
M Andreas KAISER, IEMN-ISEN, Lille, France, Examinateur
Pr Alain GREINER, UPMC, Examinateur
Pr Habib MEHREZ, UPMC, Examinateur
M Ramy ISKANDER, UPMC, Examinateur
Mme Marie-Minerve LOUERAT, UPMC, Examinatrice
M François DURBIN, CEA-DAM, Paris, France, Invité

qui sera suivie d'un pot, auquel vous êtes également conviés
salle 002, Maison de la Pédagogie.



Résumé :

Électronique et semi-conducteurs évoluent rapidement. Des nouvelles technologies sont introduites pour adapter la structure CMOS à la gravure nanométrique. La réduction des délais de mise sur le marché nécessite un flot de conception analogique fiable. La génération automatique du dessin des masques est un élément clé de ce flot dont les défis augmentent à mesure que la finesse de gravure augmente.

La thèse propose un flot réutilisable et optimisé pour faire face aux défis de conception de masques de circuits alogiques. Il fait partie du projet CHAMS développé en LIP6. Tout d'abord, nous avons conçu une bibliothèque de primitives analogiques qui sont paramétrés, réutilisables, avec différents styles de Layout. Un langage de description a été introduit pour faciliter la migration technologique et le calcul des paramètres induits par le Layout. Ensuite, nous avons développé des algorithmes pour placer les circuits complexes en utilisant la bibliothèque de primitives, les fichiers de technologie et les contraintes géométriques du concepteur. Une représentation topologique du plan de masse et des contraintes telle que l´ appariement, la symétrie et la proximité ont été introduites. Enfin, nous avons créé un environnement logiciel pour optimiser le Layout suivant différents facteur de forme afin de minimiser la surface et le routage. La génération des masques documente directement la netlist par les paramètres parasites dépendants du Layout.

Ce travail offre une solution fiable pour permettre une génération rapide, optimisée en quantifiant les parasites du layout de circuits analogiques complexes.

Cordialement,
-- 

Stephanie YOUSSEF
Ph.D. Student

Université Pierre et Marie Curie (Paris 6)
LIP6 (Laboratoire d'Informatique de Paris 6)
System on Chip Department (SOC, ex ASIM)
Analog and Digital Integrated Circuits Design & Tools Team (CIAN)

4 Place Jussieu, 75005 Paris, France 
Tel: +33 1 44 27 71 08
Fax: +33 1 44 27 72 80 

Email: stephanie.youssef@lip6.fr