Soutenance de Thèse de Hayder MRABET

Bonjour,

J'ai le plaisir de vous inviter à ma soutenance de thèse qui s'intitule
« Conception Et Optimisation D'Architectures Reconfigurables De Type FPGA »
Et qui aura lieu le Vendredi 25 Septembre à 10h30 dans l'Amphithéâtre
J.MONOD, Tour 42, RDC
Université Pierre Et Marie Curie (UPMC) – Paris 6
4 place Jussieu
75252 PARIS cedex 05

Vous êtes par ailleurs très chaleureusement conviés au pot qui suivra.

Plan d'accès:
http://www.upmc.fr/fr/vie_des_campus/handicap/plan_d_acces.html

Jury :

M. Régis Leveugle, (TIMA) Rapporteur
M. Yves Mathieu, (ENST) Rapporteur
M. François Anceau, (Paris 6) Examinateur
M. Marc Belleville, (CEA-LETI) Examinateur
M. André Tissot, (CEA-DAM) Examinateur
M. Olivier Lepape, (Abound Logic) Examinateur
M. Jean-Arnaud François, (STMicroelectronics) Examinateur
M. Habib Mehrez, (Paris 6) Directeur de thèse

Résumé :

La question du choix d'implémentations FPGA ou ASIC se pose dès les
premiers stades de conception des circuits intégrés. De telles décisions
sont basées sur les différences en termes de performances, consommation
électrique et du coût lié à la surface de silicium et au volume de
production. Un FPGA est 3 à 4 fois plus lent et consomme environ 12 fois
plus qu'un ASIC. Cet écart est dû au réseau d'interconnexion programmable
qui représente le facteur dominant du FPGA en terme de surface (90%) et en
terme de consommation électrique (65%). Les circuits FPGAs doivent fournir
un bon compromis entre flexibilité, performances et coût pour rester dans
la course du marché des semi-conducteurs. Ces facteurs sont fortement
liées à la qualité de l'architecture du FPGA, la qualité des outils de CAO
et la qualité de la conception physique. L'objet de cette thèse est
d'explorer les méthodes et les techniques pour trouver le meilleur
compromis.
La première partie traite la conception automatisée de cicuits
reconfigurables spécifiques à un domaine d'application. Nous essayons de
baisser les coûts de conception en automatisant le processus de
développement des dessins des masques. Le générateur développé est
indépendant de la technologie cible et peut être adaptés à n'importe
quelle bibliothèque de cellules précaractérisées. Ce générateur a permis
la création d'une matrice FPGA à base de cellules SRAMs. Cette matrice est
équipée d'un système de détection d'erreur pour l'atténuation des effets
SEU et offre un accès aléatoire à la mémoire de configuration. Un
prototype a été fabriqué avec succès en technologie CMOS 0.12µ de
STMicroelectronics.
La deuxième partie décrit le développement d'un FPGA avec une architecture
arborescente nommée MFPGA. Nous avons exploré l'effet des différents
paramètres de cette architecture (capacité des clusters, paramètre de Rent
etc.) sur la densité logique du FPGA. Grâce à un bon équilibrage entre les
ressources logiques et les ressources d'interconnexion, MFPGA réalise un
gain de 54% en terme de surface par rapport à une architecture matricielle
de référence. Finalement, vu la complexité de conception physique des
structures arborescentes, nous avons proposé une technique de mise à plat
et de construction physique pour MFPGA pour illustrer la faisabilité, la
généricité et la densité de cette architecture.

Cordialement
Hayder MRABET