J'ai le plaisir de vous inviter à la soutenance de ma thèse intitulée
"MORPHEO : Processeur ouvert, haute performance, paramétrable et pérenne
pour plate-forme de confiance"
ainsi qu'au pot qui suivra, le 29 juin à 14h00 dans l'amphi J. Monod
(RDC de la tour 42) à Jussieu (Paris).
Cordialement,
Mathieu
Composition du jury :
Directrice de thèse :
Mme Nathalie DRACH TEMAM (UPMC-LIP6)
Co-encadrant de thèse :
M. Jean-Lou DESBARBIEUX (UPMC-LIP6)
Rapporteur :
M. Bertrand GRANADO (ENSEA-ETIS)
M. Pascal SAINRAT (UPS-IRIT)
Examinateur :
M. Emmanuel GUREGHIAN (Bertin Technologies)
M. Jean-Luc LAMOTTE (UPMC-LIP6)
Résumé de la thèse :
De nos jours, la conception industrielle des systèmes embarqués est
basée sur le secret.
Cela induit des problèmes de sécurité dus à l'opacité des composants
assemblés, de pérennité des composants pour les applications critiques à
longue durée de vie, d'adaptabilité des composants à des applications
spécifiques et de coût dû aux procédés de fabrication des circuits dédiés.
Une approche alternative est basée sur l'utilisation de processeurs
satisfaisant un ensemble de contraintes :
- être ouverts pour garantir la sécurité (absence de fonctionnalités
cachées),
- être paramétrables dans l'exploitation de différents niveaux de
parallélisme pour permettre l'adéquation de la performance aux
applications visées,
- être synthétisables sur FPGA pour s'abstraire des coûts prohibitifs
engendrés par la conception et la fabrication d'un ASIC tout en
exploitant les gains technologiques offerts par les nouvelles
générations de FPGA.
Aucun softcore actuel n'exploite le parallélisme d'instructions alors
que les capacités d'intégration des plus denses FPGA disponibles
permettent la synthèse d'un processeur haute performance.
Dans cette thèse, nous proposons une nouvelle architecture de processeur, MORPHEO, permettant de répondre aux contraintes de l'approche alternative.
Il s'agit d'un processeur superscalaire à exécution désordonnée et spéculative. Le pipeline est profond (16 étages) et chaque bloc du
processeur peut être dupliqué afin d'affiner l'exploitation du parallélisme de tâches.
Cependant, la synthèse sur FPGA impose des contraintes lors de la conception de chaque composant du processeur. Ainsi, les mémoires multi-ports, les files multi accès et les mémoires associatives ont un coût prohibitif par rapport à une implémentation ASIC.
Nous avons modifié l'architecture pour utiliser les macros blocs du FPGA
(mémoire simple ou doubles ports, ...) et dans cette thèse, nous
évaluons l'impact sur les performances de ces modifications.
Les résultats de notre étude montrent que notre architecture est
intégrable sur un FPGA et les performances sont réduites de 30% par
rapport à une architecture non intégrable sur un FPGA.
Accès :
Amphi J. Monod
RDC Tour 42,
4, Place Jussieu, 75252 Paris.
Plan : http://www-asim.lip6.fr/~kane/Files/plan_upmc_jussieu.jpg
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